![Cadence Concept-HDL&Allegro原理图与电路板设计](https://wfqqreader-1252317822.image.myqcloud.com/cover/863/653863/b_653863.jpg)
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3.7 运行规则检验(Rules Checker)
目的:使用检验程序检验原理图的错误。
(1)在项目管理器窗口,选择Tools→Rules Checker命令,如图3-7-1所示,Rules Checker窗口显示出来。
(2)选中loading_io_checks.rle规则设置,检查网络的输入和输出引脚。如果有下列情况则会报错:没有输出或者双向引脚;没有输入或者双向引脚;仅有一个双向引脚。
(3)选中net_name_checks.rle规则设置并单击Run按钮,如图3-7-2所示。布图规则检验报告会检查设计中的错误。单击OK按钮关闭错误提示窗口。
![](https://epubservercos.yuewen.com/7C0837/3591133103604701/epubprivate/OEBPS/Images/Figure-0043-01.jpg?sign=1738859880-nlKUKdpq4ZcnVypeea3oqQdihAJHOWZD-0-c32512e330b1aeea42c35c96c0da6494)
图3-7-1 菜单栏
![](https://epubservercos.yuewen.com/7C0837/3591133103604701/epubprivate/OEBPS/Images/Figure-0043-02.jpg?sign=1738859880-Grn4wUNSsiaTRxIGyRFjeTdhUNQyzb9u-0-53554fb60a7cf5b7bb76f985d1b45870)
图3-7-2 设置Logical Rules对话框
(4)查看报告,单击View Files,选择cp.msg文件并单击OK按钮,所有在设计中的网络都缺少输出引脚。这些问题将在后续课程被解决。
(5)退出错误报告,在布图规则检验窗口,选择File→Exit命令。